聯電並將向全球客戶提供此項新流程。藉由在單一封裝元件中提供晶片或小晶片（chiplet）彼此堆疊的技術，企業可以在相同或更小的晶片面積上實現多個元件的功能。與在PCB板上擺置多個晶片的傳統系統配置相比，這種方法不僅更加節省空間，而且能夠提供更出色的系統效能及功能以及更低的功耗。
聯電元件技術開發及設計支援副總經理鄭子銘表示：「我們的客戶現在可以使用強大且經過驗證的晶圓製造設計套件與流程，來驗證他們的晶片堆疊設計，同時校正晶片對位及連接，並獲取寄生參數，以便在訊號完整性的模擬中使用。聯電與西門子EDA的共同客戶對於高性能運算、射頻和AIoT等應用的需求正日益提升，隨之而來的3D IC解決方案需求也相應增長，聯電此次與西門子的合作能夠協助客戶加快整合產品設計的上市時間。」
聯電開發出其全新混合鍵合（hybrid-bonding）3D電路布局驗證（LVS）和寄生參數獲取工作流程，使用西門子 XPEDITION™ Substrate Integrator 軟體進行設計規劃與組裝，西門子Calibre® 3DSTACK 軟體進行晶片間的連接檢查，同時還使用Calibre nmDRC軟體、Calibre nmLVS軟體及Calibre xACT™軟體進行IC及晶片間延展實體及電路驗證任務。
西門子數位化工業軟體電路板系統高級副總裁AJ Incorvaia表示：「西門子很高興能夠與聯電繼續合作，為雙方共同客戶提供顯著的優勢。隨著客戶開發複雜性更高的設計需求，聯電與西門子也準備好提供所需的先進設計流程，讓客戶能將這些複雜設計付諸實現。」
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